出版物


2016

2014

2013

  • MLP-Aware Dynamic Instruction Window Resizing for Adaptively Exploiting Both ILP and MLP
    Y. Kora, K. Yamaguchi, and H. Ando
    Proceedings of the 46th Annual International Symposium on Microarchitecture, pp.37-48, December 2013.

  • タグの2段階比較による発行キューの消費エネルギー削減
    小林誠弥, 塩谷亮太, 安藤秀樹
    2013年先進的計算基盤システムシンポジウム SACSIS 2013, pp.2-9, 2013年5月. (最優秀論文賞)

  • 資源リサイジングとクロック周波数ブーストを適応的に切り替えるデュアルターボブースト
    山口恭平, 塩谷亮太, 安藤秀樹
    2013年先進的計算基盤システムシンポジウム SACSIS 2013, pp.20-17, 2013年5月.

  • 一致経路長の短縮によるRenamed Trace Cache のエネルギー効率向上
    塩谷亮太, 安藤秀樹
    2013年先進的計算基盤システムシンポジウム SACSIS 2013, pp.56-64, 2013年5月. (優秀若手研究賞)

2012

2011

  • Evaluation of Issue Queue Delay: Banking Tag RAM and Identifying Correct Critical Path
    K. Yamaguchi, Y. Kora, and H. Ando
    Proceedings of the 29th International Conference on Computer Design, pp.313-319, October 2011.

  • MLPに着目したパイプライン化発行キューの動的サイジング
    甲良祐也, 安藤秀樹
    2011年先進的計算基盤システムシンポジウム SACSIS 2011, pp.72-81, 2011年5月.

  • 仮想化により拡大したリオーダ・バッファによる先行実行
    市原敬吾, 田中雄介, 安藤秀樹
    2011年先進的計算基盤システムシンポジウム SACSIS 2011, pp.64-71, 2011年5月.

2010

  • Register File Size Reduction through Instruction Pre-Execution Incorporating Value Prediction (Copyright©2010 IEICE, IEICE transactions online)
    Y. Tanaka and H. Ando
    IEICE Transactions on Information and Systems, Vol. E93-D, No.12, pp.3294-3305, December 2010.

  • 命令発行キューの遅延時間評価 (優秀若手研究賞)
    甲良祐也,安藤秀樹
    2010年先進的計算基盤システムシンポジウム SACSIS 2010, pp.45-52, 2010年5月.

  • リオーダ・バッファのハードウェア量と消費エネルギーの削減 (優秀若手研究賞)
    岩原佑磨,安藤秀樹
    2010年先進的計算基盤システムシンポジウム SACSIS 2010, pp.37-44, 2010年5月.

2009

2008

2007

2006

2005

  • SMTプロセッサにおける物理レジスタ共有によるスレッド間通信機構
    澁谷真帆、小林良太郎、安藤秀樹、島田俊夫
    2005年先進的計算基盤システムシンポジウム SACSIS 2005, pp.407-414,2005年5月.

  • Limit of Thread-Level Parallelism on Partitioning Levels and Speculations in Non-Numerical Programs (slides)(abstract)
    A. Nakajima, R. Kobayashi, H. Ando, and T. Shimada
    Eighth IEEE Symposium on Low-Power and High-Speed Chips, pp.465-472, April 2005.

  • VT-CMOSキャッシュの性能低下をアドレス予測を用いて低減する先行起動機構
    小林良太郎、藤岡涼、安藤秀樹、島田俊夫
    情報処理学会論文誌コンピューティングシステム、 Vol. 46, No. SIG 3 (ACS 8), pp.92-106, 2005年1月.

2004

  • 頻出値を利用した物理レジスタの共有化手法
    山本哲弘、大熊穣、片山清和、小林良太郎、安藤秀樹、島田俊夫
    情報処理学会論文誌コンピューティングシステム、Vol. 45, No. SIG 11 (ACS 7), pp.133-143, 2004年10月.

  • パイプラインステージ統合とダイナミック・ボルテージ・スケーリングを併用したハイブリッド消費電力削減機構
    嶋田創、安藤秀樹、島田俊夫
    2004年先進的計算基盤システムシンポジウム SACSIS 2004, pp.11-18, 2004年5月.

  • パイプラインステージ統合によるプロセッサの消費エネルギーの削減
    嶋田創、安藤秀樹、島田俊夫
    情報処理学会コンピューティングシステム、Vol.45, No.SIG(ACS 4), pp.18-30, 2004年1月.

2003

  • Pipeline Stage Unification: A Low-Energy Consumption Technique for Future Mobile Processors
    H. Shimada, H. Ando, and T. Shimada
    Proceedings of the 2003 International Symposium on Low Power Electronics and Design, pp.326-329, August 2003.

  • 頻出値を利用した物理レジスタの静的共有化手法
    大熊穣、片山清和、小林良太郎、安藤秀樹、島田俊夫
    2003年先進的計算基盤システムシンポジウム SACSIS 2003、pp.291-298, 2003年5月.

  • パイプラインステージ統合: 将来のモバイルプロセッサのための消費エネル ギー削減技術(優秀学生論文賞)
    嶋田創、安藤秀樹、島田俊夫
    2003年先進的計算基盤システムシンポジウム SACSIS 2003、pp.283-290, 2003年5月.

2002

  • Pipeline Stage Unification for Low-Power Consumption (presentation slides only)
    H. Shimada, H. Ando, and T. Shimada
    Fifth International Symposium on Low-Power and High-Speed Chips, pp.194-200,April 2002.

  • A Preactivating Mechanism for a VT-CMOS Cache using Address Prediction
    R. Fujioka, K. Katayama, R. Kobayashi, H. Ando, and T. Shimada
    Proceedings of the 2002 International Symposium on Low Power Electronics and Design, pp.247-250, August 2002.

2001

2000

  • 値予測を用いた分岐予測
    戸田聡, 布施裕基, 片山清和, 安藤秀樹, 島田俊夫
    2000年並列処理シンポジウムJSPP2000、pp.237-244, 2000年5月.

  • 分岐フィルタリングによる両パス実行性能の改善
    片山清和, 安藤秀樹, 島田俊夫
    2000年並列処理シンポジウムJSPP2000, pp.253-260, 2000年5月.

  • クロスバスイッチをなくしたマルチバンクキャッシュ
    嶋田創, 安藤秀樹, 島田俊夫
    2000年並列処理シンポジウムJSPP2000, pp.107-114, 2000年5月.

  • 2レベル表方式による分岐先バッファ
    小林 良太郎、山田 祐司、安藤 秀樹、島田 俊夫
    情報処理学会論文誌、Vol. 41, No. 5, pp.1351-1359, 2000年5月.

  • Progressive Evolution with Subgoals that Are Common Properties in Elite Population
    M. Matsuzaki, T. Kawai, H. Ando, and T. Shimada
    Proceedings of the Fifth International Symposium on Artificial Life and Robotics, pp.410-415, January 2000.

1999

  • 遺伝的アルゴリズムを用いた分岐予測機構設計
    野口良太、松崎元昭、小林良太郎、安藤 秀樹、島田 俊夫
    計測自動制御学会論文集、No.35, Vol.11, pp.1431-1437, 1999年11月.

  • パイプラインストールを除去した遺伝的アルゴリズム専用ハードウェア
    北浦 理、浅田 秀昭、松崎元昭、川合 隆光、安藤 秀樹、島田 俊夫
    計測自動制御学会論文集、No.35, Vol.11, pp.1496-1504, 1999年11月.

  • A Custom Computing Machine for Genetic Algorithms without Pipeline Stalls
    O. Kitaura, H. Asada, M. Matsuzaki, T. Kawai, H. Ando, and T. Shimada
    Proceedings of 1999 IEEE International Conference on Systems, Man, and Cybernetics, Vol. V, pp.577-584, October 1999.

  • An On-Chip Multiprocessor Architecture with a Non-Blocking Synchronization Mechanism
    R. Kobayashi, M. Iwata, Y. Ogawa, H. Ando, and T. Shimada
    Proceedings of the 25th EUROMICRO Conference, pp.432-440, September 1999.

  • 2レベル表構成の導入による分岐先バッファの容量削減
    山田 祐司、小林 良太郎、 安藤 秀樹、 島田 俊夫
    1999年並列処理シンポジウムJSPP'99、pp.103-110, 1999年6月.

  • 命令キャッシュミス削減のための基本ブロック単位でのコード再配置手法
    橋本 敬介、安藤 秀樹、島田 俊夫
    1999年並列処理シンポジウムJSPP'99、pp.31-38, 1999年6月.

  • 分岐方向の偏りを利用し破壊的競合を低減する分岐予測機構 (スライド)
    野口良太、森敦司、小林良太郎、安藤秀樹、島田俊夫
    情報処理学会論文誌、Vol. 40, No. 5, pp.2119-2131, 1999年5月.

  • A Cost-Effective Branch Target Buffer with a Two-Level Table Organization
    R. Kobayashi, Y. Yamada, H. Ando, and T. Shimada
    Proceedings of the Second International Symposium on Low-Power and High-Speed Chips, p.267, April 1999.

  • 自律的にサブゴールを獲得する漸進進化による論理回路自動設計
    松崎元昭、川合隆光、安藤秀樹、島田俊夫
    計測自動制御学会論文集、Vol.35, No.4, pp.560-567, 1999年4月.

1998

  • 複数命令フェッチに対する並列分岐先予測 / 命令フェッチ機構
    中西知嘉子、安藤秀樹、原哲也、中屋雅夫
    情報処理学会論文誌、Vol. 39, No. 6, pp.1603-1612, 1998年6月.

  • 分離型パターン履歴表による分岐予測機構の競合耐性の改善
    野口良太、森敦司、小林良太郎、安藤秀樹、島田俊夫
    1998年並列処理シンポジウムJSPP'98、pp.7-14, 1998年6月.

  • 非数値計算プログラムのスレッド間命令レベル並列を利用するプロセッ サ・アーキテクチャSKY (情報処理学会山下記念研究賞)
    小林良太郎、岩田充晃、安藤秀樹、島田俊夫
    1998年並列処理シンポジウムJSPP'98、pp.87-94, 1998年6月.

  • H3: High-Speed Hardware for Human-Like Genetic Algorithm
    H. Asada, H. Sugiura, T. Kawai, H. Ando, and T. Shimada
    Proceedings of the Third International Symposium on Artificial Life and Robotics, pp.190-195, January 1998.

1997

  • パス選択によるソフトウェア・パイプライニング
    中西知嘉子、安藤秀樹、原哲也、中屋雅夫
    電子情報通信学会論文誌(D-I)、Vol.J80-D-I, No.9, pp.774-786, 1997年9月.

  • サイクル時間評価による命令レベル並列処理マシンの性能比較 (情報処理学会論文賞)
    原哲也、安藤秀樹、中西知嘉子、中屋雅夫
    情報処理学会論文誌、Vol. 38, No. 9, pp.1745-1760, 1997年9月.

  • VLIWマシンのための非数値計算応用向き広域命令スケジューリング手法
    安藤秀樹、中西知嘉子、原哲也、中屋雅夫
    情報処理学会論文誌、Vol. 38, No. 9, pp.1812-1829, 1997年9月.

  • 高い命令供給速度を実現するスーパスカラ・マシン向け命令フェッチ機構
    中西知嘉子、安藤秀樹、原哲也、中屋雅夫
    1997年並列処理シンポジウムJSPP'97、pp.213-220, 1997年5月.

1996

  • 投機的実行を行なうマイクロプロセッサに関する研究
    安藤秀樹
    博士論文、京都大学、1996年11月.

  • プレディケーティング:VLIWマシンにおける投機的実行のためのアーキテクチャ上の支援
    安藤秀樹、中西知嘉子、原哲也、中屋雅夫
    情報処理学会論文誌、Vol. 37, No. 11, pp.2039-2055, 1996年11月.

  • 並列性とサイクル時間評価による命令レベル並列処理マシンの性能比較
    原哲也、安藤秀樹、中西知嘉子、中屋雅夫
    1996年並列処理シンポジウムJSPP'96、pp.113-120, 1996年6月.

  • 非数値計算応用におけるプレディケート実行向け命令スケジューリング
    安藤秀樹、中西知嘉子、原哲也、中屋雅夫
    1996年並列処理シンポジウムJSPP'96、pp.65-72, 1996年6月.

  • Performance Comparison of ILP Machines with Cycle Time Evaluation
    T. Hara, H. Ando, C. Nakanishi, and M. Nakaya
    Proceedings of the 23rd Annual International Symposium on Computer Architecture, pp.213-224, May 1996.

1995

  • Unconstrained Speculative Execution with Predicated State Buffering
    H. Ando, C. Nakanishi, T. Hara, and M. Nakaya
    Proceedings of the 22nd Annual International Symposium on Computer Architecture, pp.126-137, June 1995.

  • プレディケート付き状態バッファリングによる投機的実行
    安藤秀樹、中西知嘉子、原哲也、中屋雅夫
    1995年並列処理シンポジウムJSPP'95、pp.107-114, 1995年5月.

1994

  • スーパスカラプロセッサ SARCH のコードスケジューラ
    中西知嘉子、安藤秀樹、町田浩久、中屋雅夫
    電子情報通信学会論文誌(D-I)、Vol.J77-D-I, No.5, pp.375-383, 1994年5月.

1993

  • Speculative Execution and Reducing Branch Penalty in a Parallel Issue Machine
    H. Ando, C. Nakanishi, H. Machida, T. Hara, S. Kishida, and M. Nakaya
    Proceedings of International Conference on Computer Design, pp.106-113, October 1993.

  • Speculative Execution and Reducing Branch Penalty on a Superscalar Processor
    H. Ando, C. Nakanishi, H. Machida, T. Hara, and M. Nakaya
    IEICE Transactions of Electronics, Vol. E76-C, No. 7, pp.1080-1093, July 1993.

  • A VLSI Chip Set for a Large-Scale Parallel Inference Machine: PIM/m
    H. Machida, H. Ando, K. Yasuda, K. Furutani, Y. Yamashita, H. Nakashima, Y. Takeda, K. Nakajima, M. Sakao, and M. Nakaya
    IEEE Journal of Solid-State Circuits, Vol. 28, No.3, pp.344-351, March 1993.

  • 1.5MLIPS 40ビット推論プロセッサ
    町田浩久、安藤秀樹、中西知嘉子、 前田敦、中島浩、中屋雅夫
    電子情報通信学会論文誌、C-II, Vol. J76-C-II, No. 1, pp.8-15、1993年1月.

1992

  • A VLSI Chip Set for a Large Scale Parallel Inference Machine: PIM/m
    H. Machida, H. Ando, K. Yasuda, K. Furutani, H. Nakashima, Y. Takeda, K. Nakajima, M. Nakaya
    Proceedings of the IEEE 1992 Custom Integrated Circuits Conference, pp.30.1.1-30.1.4, May 1992.

1991

  • A 1.5 MLIPS 40-Bit AI Processor
    H. Machida, H. Ando, C. Ikenaga, H. Nakashima, A. Maeda, and M. Nakaya
    Proceedings of the IEEE 1991 Custom Integrated Circuits Conference, pp.15.3.1-15.3.4, May 1991.

1990

  • A Pipelined Microprocessor for Logic Programming Languages
    H. Nakashima, Y. Takeda, K. Nakajima, H. Andou, and K. Furutani
    Proceedings of International Conference on Computer Design, pp.355-359, September 1990.

1988

  • A DSP Line Equalizer VLSI for TCM Digital Subscriber-Line Transmission
    H. Ando, M. Nakaya, H. Honda, I. Iizuka, and Y. Horiba
    IEEE Journal of Solid-State Circuits, Vol. 23, No.1, pp.118-123, February 1988.

1987

  • A DSP Line Equalizer VLSI for TCM Digital Subscriber Line Transmission
    H. Ando, M. Nakaya, H. Honda, I. Iizuka, and Y. Horiba
    Symposium on VLSI Circuits Digest of Technical Papers, pp. 19-20, May 1987.

1983

  • 電子ビームメモリ用Si-MOSターゲットの記録特性
    安藤秀樹、栖原敏明、西原浩、小山次郎
    真空、26巻、4号、pp.326-329, 1983.